Ingeniería Electrónica · 2026
Desarrollo De Un Prototipo De Banco De Pruebas Para Filtros FIR Basado En FPGA
A prototype was developed capable of acquiring an analogue signal, digitising it, and processing it using the Tang Nano 20K FPGA platform. The system incorporates five filtering slots within the application interface, allowing the user to load any FIR filter— high-pass, low-pass, band-pass, or externally designed filters such as those generated in MATLAB’s Filter Designer—which dynamically modify the filtering module implemented on the FPGA. The signal can pass through up to five filters, with the resulting response determined exclusively by the coefficients loaded into each slot.
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Contenido
- Resumenp. 12
- Abstractp. 13
- Introducciónp. 14
- Antecedentesp. 16
- Objetivosp. 20
- Objetivo generalp. 20
- Objetivos específicosp. 20
- Justificaciónp. 21
- Marco Teóricop. 23
- Definición de filtros digitalesp. 23
- Filtros FIR: Ventajas, Desventajas y Características Clavep. 24
- Métodos de Diseño de Filtros FIRp. 27
- 4.3.1 Diseño por Método de Ventanasp. 27
- vs. Lóbulos Secundarios)p. 28
- (Ripple y Atenuación)p. 30
- 4.3.4 Método de Muestreo en Frecuenciap. 32
- 4.3.5 Método De Mínimos Cuadrados (Error Cuadrático Mínimo)p. 33
- 4.3.6 Método de Parks-McClellan (Remez) – Diseño Óptimo de Equirriplep. 34
- Principales/Secundariosp. 36
- 4.3.8 Errores (Rizado) En Bandas De Paso Y De Rechazop. 37
- Aplicación De Los Filtros FIR En Audiop. 39
- 4.4.1 Corrección De Respuesta En Frecuencia De Altavocesp. 39
- 4.4.2 Divisores De Frecuencia Digitales (Crossovers Avanzados)p. 39
- 4.4.3 Reducción De Ruido Y Filtros De Limpiezap. 40
- 4.4.4 Síntesis De Respuestas Impulsivas Y Reverberación Digitalp. 40
- Definición de Field Programmable Gate Arrays (FPGAs)p. 41
- Implementación en FPGAp. 42
- 4.6.1 Estructura de un filtro FIR en FPGAp. 43
- 4.6.2 Precisión Y Formato Numéricop. 44
- 4.6.3 Re-configurabilidadp. 44
- Metodologíap. 46
- Banco de pruebasp. 47
- 5.1.1 FPGAp. 48
- 5.1.2 ADCp. 49
- 5.1.3 DACp. 50
- 5.1.4 Módulo De Generación De Señales De Relojp. 51
- 5.1.5 Módulos de I2Sp. 53
- 5.1.6 Módulos UARTp. 55
- 5.1.7 Módulo De Filtradop. 57
- 5.1.8 Módulo De Multiplexación Y Promediop. 58
- 5.1.9 Módulo De Volumenp. 58
- Interfaz Gráfica de Usuariop. 58
- 5.2.1 Pestaña Filter Designp. 59
- 5.2.2 Pestaña Coefficients Loadp. 61
- 5.2.3 Pestaña Filter Activationp. 62
- 5.2.4 Pestaña Volumep. 63
- 5.2.5 Sección De Configuración UART Y Estado De Filtrosp. 64
- Chasisp. 64
- 5.3.1 Dimensionesp. 64
- 5.3.2 Conexiones Internasp. 66
- 5.3.3 Conectores Y Componentes Externosp. 67
- Procesos De Prueba Y Desarrollop. 67
- 5.4.1 Generación De Señales De Relojp. 67
- 5.4.2 Loopback De Audiop. 68
- 5.4.3 Respuesta En Frecuenciap. 69
- 5.4.4 Respuesta En Frecuencia De Los Filtrosp. 70
- 5.4.5 Descomposición Y Síntesis Aditiva De Una Señal Cuadradap. 70
- Resultadosp. 72
- Resultados Experimentalesp. 73
- 6.1.1 Señales De Reloj Generadasp. 73
- 6.1.2 Respuesta En Frecuencia Del Sistemap. 74
- 6.1.3 Respuesta En Frecuencia De Los Filtrosp. 70
- 6.1.4 Descomposición y Síntesis de Una Señal Cuadradap. 79
- Prototipo E Interfaz Gráfica De Usuariop. 81
- 6.2.1 Prototipop. 81
- 6.2.2 Interfaz Gráfica De Usuariop. 58
- Costo Monetario Y Recursos Computacionales De La FPGAp. 86
- Conclusionesp. 88
- Anexosp. 90
- Tabla 1 Relaciones entre frecuencia de muestreo y señales de relojp. 49
- Tabla 2 Parámetros usados para configuración de divisores de frecuencia del PLLp. 52
- Tabla 3 Formato de la trama de datos UARTp. 56
- Tabla 4 Bandas de paso de filtros diseñadosp. 71
- Tabla 5 Precio de los componentes usadosp. 86
- Tabla 6 Comparativa entre tarjetas FPGAp. 87
- Figura 1 Respuesta en frecuencia método de ventanap. 28
- Figura 2 Respuesta en frecuencia método de muestreo en frecuenciap. 32
- Figura 4 Respuesta en frecuencia método de Parks-McClellan (Remez)p. 35
- Figura 5 Diagrama de secuencias general del sistema desarrolladop. 47
- Figura 6 Diagrama de actividades desarrollado para la FPGAp. 48
- Figura 7 Captura de pantalla de interfaz de rPLLp. 52
- Figura 8 Diagrama de actividades de módulo de generación de relojes I2Sp. 53
- Figura 9 Diagrama de actividades del módulo de recepción I2Sp. 54
- Figura 10 Diagrama de actividades del módulo de transmisión I2Sp. 55
- Figura 11 Diagrama de secuencia de módulos UARTp. 56
- Figura 12 Diagrama de actividades de módulo de filtradop. 57
- Figura 13 Diagrama de secuencia de comportamiento de la GUIp. 59
- Figura 14 Diagrama de actividades de la pestaña de Filter Designp. 61
- Figura 15 Diagrama de actividades de pestaña Coefficients Loadp. 62
- Figura 16 Diagrama de actividades de la pestaña Filter Activationp. 63
- Figura 17 Dimensiones del chasisp. 66
- Figura 18 Arquitectura final del banco de pruebasp. 72
- Figura 19 Señal SCK de 11.2 MHzp. 73
- Figura 20 Señales BCK y LRCKp. 74
- Figura 21 Respuesta en frecuencia de módulo PCM1808p. 74
- Figura 22 Esquema del filtro de entrada en el PCM1808p. 75
- Figura 23 Respuesta en frecuencia del filtro y comparación con respuesta realp. 75
- Figura 24 Respuesta en frecuencia sin filtro de entradap. 76
- Figura 25 Respuesta en frecuencia de filtro de decimación de PCM1808p. 76
- Figura 26 Respuesta en frecuencia de filtro pasa-bajas de 200Hzp. 77
- Figura 27 Respuesta en frecuencia de filtro pasa-bandas de 200Hz-2KHzp. 77
- Figura 28 Respuesta en frecuencia de filtro pasa-bandas de 2KHz-4KHzp. 78
- Figura 29 Respuesta en frecuencia de filtro pasa-bandas de 4KHz-10 KHzp. 78
- Figura 30 Respuesta en frecuencia de filtro pasa-altas de 10 KHzp. 78
- Figura 31 Respuesta en frecuencia de todos los filtros activos simultáneamentep. 79
- Figura 32 Respuesta en frecuencia de filtro pasa-bajas, pasa-bandas y pasa-altasp. 79
- Figura 33 Armónicos 1, 2 y 3 de la señal cuadradap. 80
- Figura 34 Armónicos 4 y 5 de la señal cuadradap. 80
- Figura 35 Comparación entre señal de entrada y señal re sintetizadap. 81
- Figura 36 Vista frontal y traserap. 82
- Figura 37 Vista superiorp. 82
- Figura 38 Vistas lateralesp. 83
- Figura 39 Vista general de front-end de la GUIp. 83
- Figura 40 Captura de pantalla de pestaña Filter Designp. 84
- Figura 41 Captura de pantalla de la pestaña Coefficients Loadp. 84
- Figura 42 Captura de pantalla de pestaña Filter Activationp. 85
- Figura 43 Captura de pantalla de pestaña Volumep. 85
- Figura 44 Captura de pantalla de sección de información de conexión y estado de filtrosp. 86